CPLDの複合体のプログラム可能な論理回路集積回路の破片EPM9560ARC208-10

製品の説明

EPM9560ARC208-10 SMD/SMT CPLD -複雑なプログラム可能な論理回路

特徴:

■高性能CMOSのEEPROMベースのプログラム可能な論理回路（PLDs）第三世代の多数の配列のマトリックス（MAX®）の建築で造った

■作り付けのIEEE Std. 1149.1共同テスト アクション・グループ（JTAG）インターフェイスを通した5.0-V内部システム プログラム可能性（ISP）

■IEEE Std. 1149.1-1990と迎合的な作り付けJTAG境界スキャン テスト（BST）回路部品

■6,000から12,000の使用可能なゲートまで及ぶ高密度消去可能なプログラム可能な論理回路（EPLD）家族（表1）を見るため

■144までのMHzの反対の頻度の10 nsピンにピン論理の遅れ

■周辺コンポーネントの結合の特殊利益団体（PCIのSIG）のPCIのローカル バスの指定、修正2.2に完全に準拠した

■組合わせのおよび登録されていた論理の独立した使用のための二重出力macrocell

■速い、予想できる結合の遅れのためのFastTrack®の結合

■ゆとりおよび時計が付いている入出力記録はすべての入力/出力ピンで可能になる

■騒音を転換することを減るべきプログラム可能な出力たくさんレートの制御

■MultiVolt™入力/出力インターフェイス操作、3.3-Vおよび5.0-V装置によってインターフェイスするように装置がする

■構成可能のエキスパンダーのプロダクト言葉の配分macrocellごとの32までのプロダクト言葉を割り当てる

■各macrocellの50%以上力の減少のためのプログラム可能なパワー セービング モード