A3P250-PQG208Iの無鉛プログラム可能な論理IC FPGAのシステム内プログラム可能なゲート・アレー

製品の説明

A3P250-PQG208Iの無鉛プログラム可能な論理IC FPGAのシステム内プログラム可能なゲート・アレーA3P250-PQG208I

特徴および利点

高容量

•15 Kから1つのMシステム ゲート

•本当のデュアル ポートSRAMの144までKbits

•300までユーザーI/OsのReprogrammable抜け目がない技術

•130 nmの7層の金属（6銅）、フラッシュ ベースのCMOSプロセス

•レベル0サポートの瞬間

•単一チップ解決

•高性能を離れて動力を与えられたときプログラム・デザインを保つ

•350のMHzのシステム パフォーマンス

•3.3 V、66のMHzプログラムする64ビットPCIの†内部システム（ISP）および保証

•オン破片128ビットJTAGによる高度の暗号化の標準（AES）の解読を使用してISP （ARM®可能にされたProASIC®3装置を除いて） （IEEEの1532迎合的な） †•FPGAを保証するFlashLock®は低い電力を満足させる

•低い電力のための中心の電圧

•1.5のVだけシステムのためのサポート

•Low-Impedanceフラッシュは高性能誘導階層を転換する

•区分される、階層型ルーティングおよび時計の構造

高度入力/出力

•700 Mbps DDR、LVDS可能なI/Os （A3P250および上）

•1.5 V、1.8ボルト、2.5ボルトおよび3.3ボルトの混合され電圧操作

•JESD8-Bごとの広い範囲の電源電圧サポート、2.7ボルトから3.6ボルトに作動するようにI/Osがする

•破片ごとの4つの銀行への銀行選択可能な入力/出力の電圧

•片端接地入力/出力の標準:LVTTL、LVCMOS 3.3 V/2.5ボルト/1.8ボルト/1.5ボルト、3.3 V PCI/3.3 V PCI-Xの†およびLVCMOS 2.5 V/5.0ボルトの入力

•差動入力/出力の標準:LVPECL、LVDS、B-LVDSおよびM-LVDS （A3P250および上）•入力/出力は入力、出力で登録し、道を可能にする•ホットスワップ対応および冷たい倹約I/Osの‡

•プログラム可能な出力スルー・レートの†およびドライブ強さ

•弱い引き

•IEEE 1149.1の（JTAG）境界スキャン テスト

•ProASIC3家族の時計調節回路（CCC）およびPLLの†を渡るPin互換性があるパッケージ

•6つのCCCのブロック、統合されたPLLとの1

•構成可能の偏移、乗法/徐法の、遅れの機能および外的なフィードバック

•広い入れられた周波数範囲（1.5 MHzから350のMHz）の埋め込まれた記憶†

•FlashROMのユーザーの不揮発性メモリの1 Kbit

•可変的面比率4,608ビットRAMのブロックの（×1、×2、×4、×9および×18組織の） †とのSRAMsそしてFIFOs

•ProASIC3 FPGAsの本当のデュアル ポートSRAMの（×18を除いて）腕プロセッサ サポート

•の有無にかかわらず利用できるM1 ProASIC3装置ARM®Cortex® M1柔らかいプロセッサはデバッグする